Micron en 2017 : 3D NAND avec 64 couches, mémoire Flash QLC et 3D Xpoint

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Micron en 2017 : 3D NAND avec 64 couches, mémoire Flash QLC et 3D Xpoint
Crédits : Nicolas Loran/iStock

Les plans de Micron sont chargés pour l'année à venir. Le fabricant prévoit de passer sa 3D NAND à 64 couches et de continuer de réduire la finesse de gravure de sa DRAM. Dans le même temps, le travail sur 3D Xpoint ainsi que sur la NAND QLC avec quatre bits par cellule continue.

En fin de semaine dernière, Micron tenait une conférence de presse dédiée aux investisseurs. C'était l'occasion de faire le point sur l'année 2017, mais aussi et surtout de dévoiler une partie de sa feuille de route pour les mois à venir. Commençons tout de suite avec la 3D NAND, à la mode dans les SSD ces derniers temps.

La 3D NAND va passer à 64 couches

Pour rappel, il s'agit de puces de mémoire Flash qui prennent de la hauteur avec plusieurs couches de cellules empilées les unes sur les autres. Cela permet ainsi de multiplier la quantité de stockage disponible sur une surface équivalente. En mars 2015, Intel et Micron annonçaient les premiers pas de leurs puces avec 32 couches, une technologie qui est désormais arrivée à maturité selon Micron.

Le constructeur vise maintenant la production de 3D NAND sur 64 couches dès cet été. Il indique au passage qu'il proposera un die de 256 Gb (soit 32 Go) de 59 mm² seulement, ce qui en ferait « le plus petit au monde » avec une densité de 4,3 Gb/mm² (soit environ 542 Mo/mm²). Micron utilise pour cela une technique baptisée CMOS under Array  (CuA) qui consiste à mettre tous les circuits logiques nécessaires au fonctionnement sous les différentes strates de la mémoire.

Notez que Micron est loin d'être le seul constructeur à exploiter cette technique. Toshiba fabrique également des puces de ce genre et montait déjà jusqu'à 48 couches en mars 2015. Samsung est également sur les rangs avec sa V-NAND (le nom maison utilisé pour la 3D NAND) puisque son SSD PM1633a de 2,5" exploite déjà des puces de 3D NAND sur 48 couches (3e génération) et il prévoit de passer à 64 (4e génération) avec son SSD PM1643 (toujours dans un format de 2,5 pouces, mais avec 32 To de stockage). Western Digital est également sur les rangs et vient d'annoncer la production des premières puces de 3D NAND sur 64 couches pour de la mémoire Flash TLC (trois bits par cellule). Une puce de 512 Gbits (soit 64 Go) est annoncée.

Cette escalade n'en restera évidemment pas là et Micron annonce une prochaine génération de puces 3D NAND dont la production débutera dans les prochains mois. Le nombre de couches n'est pas précisé, mais avec une augmentation de la capacité de 40 %, nous pouvons supposer qu'il devrait être question de 96 couches.

Micron 3D NANDMicron 3D NAND

De la NAND QLC (Quad Level Cell) aussi chez Micron 

En parallèle de la multiplication des couches, Micron (et d'autres fabricants) travaillent sur des puces de NAND QLC (Quad Level Cell), une technologie qui n'est pas nouvelle puisqu'elle avait déjà été présentée durant le Flash Memory Summit de 2015. Micron ne donne aucun détail supplémentaire, si ce n'est qu'il s'agit d'une demande « du marché ».

Comme leur nom l'indique, elles permettent de stocker quatre bits par cellule. De son côté, la TLC (Triple Level Cell) en enregistre trois par cellule, contre deux pour la MLC (Multi Level Cell) et un seul pour la SLC (Single Level Cell). Cela augmente donc considérablement la capacité de stockage pour un nombre de cellules constant.

Par contre – et comme avec la TLC – cela peut avoir pour conséquence une baisse des performances, surtout sur le nombre d'IOPS.  À voir donc en pratique quand les premiers SSD équipés de NAND QLC seront là.

Pour rappel, SanDisk a déjà annoncé en 2009 « la première carte mémoire au monde » avec des puces QLC. Il s'agissait alors d'une carte SD de 64 Go, mais rien de plus depuis. Entre temps, force était de constater que cette technologie ne faisait pas beaucoup reparler d'elle, jusqu'à l'été dernier. En effet, Toshiba profitait du Flash Memory Summit 2016 pour dévoiler un SSD PCI Express de 100 To avec de la NAND QLC. Depuis, Western Digital a également indiqué qu'il s'y intéressait, ce qui n'est pas une surprise puisqu'il a racheté SanDisk en 2015.

Que ce soit avec l'augmentation du nombre de couches ou le passage à la NAND QLC, tout va dans le sens d'une augmentation importante des capacités de stockage des SSD dans les mois et les années à venir. Cela n'a rien d'étonnant puisque Seagate a déjà présenté un prototype de 60 To au format de 3,5 pouces, tandis que Samsung prévoit de dépasser les 100 To dans un format de 2,5 pouces d'ici 2020 (voir cette actualité).

Des puces 3D Xpoint, les deux prochaines générations arrivent 

Micron profite de cette présentation pour toucher un mot sur les puces 3D Xpoint, notamment utilisées dans les solutions de stockage Optane d'Intel. Pour rappel, celles-ci veulent associer le meilleur de deux mondes : la densité de la NAND et la rapidité de la mémoire vive. Micron annonce que la première génération est en cours de production dans ses usines, sans plus de détails pour l'instant. Le fabricant ajoute qu'il travaille également sur les deux prochaines générations de puces 3D Xpoint. Elles devraient permettre d'augmenter les performances et la densité.

Quoi qu'il en soit, le stockage Optane commence déjà à être une réalité, même si l'on manque cruellement de détails techniques sur son fonctionnement exact. En effet, au début de l'année, Lenovo a annoncé qu'il intégrait cette solution dans certains de ses ordinateurs portables, sous la forme de 16 Go de stockage au format M.2 qui servira de cache. Reste maintenant à attendre les premiers tests.

Micron 3D NANDMicron 3D NAND

La finesse de gravure continue de s'améliorer 

Concernant les puces de DRAM (qui sont notamment utilisées pour la mémoire vive pour les processeurs ou les cartes graphiques), Micron annonce utiliser désormais une finesse de gravure de « 1x » nm (ce qui correspond certainement à du 16nm) dans ses usines au Japon et à Taïwan.

Aux États-Unis et au Japon, la suite se prépare avec des finesses de « 1y » et « 1z » nm. Il s'agit donc de passer entre 10 et 15 nm, sans plus de détail pour le moment. La transition vers 1y nm, qui correspond au premier palier avant 1z nm, est prévue pour la seconde moitié de l'année. 

Micron 3D NANDMicron 3D NAND

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6 commentaires

Commentaire de kade supprimé le 07/02/17 à 09:27:36 : Supprimé sur Next INpact

Avatar de Furby_Goulag Abonné
Avatar de Furby_GoulagFurby_Goulag- 07/02/17 à 10:33:28

incroyable comme on arrive à packer toujours plus de cellules sur les galettes silicium.
Le SSD de quelques To pour tout le monde est pour bientôt.

 

Avatar de domFreedom Abonné
Avatar de domFreedomdomFreedom- 07/02/17 à 10:41:35

QLC, ça va induire une lourde charge pour le contrôleur SSD : 16 niveaux de programmation (2^4) par cellule.
Ca risque de plomber les perfs et les IO, ou alors va falloir faire bosser les algorithmes de 'cache SLC', avec du wear levelling de folie, et là, bonjour l'endurance des cellules...
Déjà qu'on se posait la question avec la TLC...

Avatar de Keizo Abonné
Avatar de KeizoKeizo- 07/02/17 à 11:20:57

Question bête, mais comment est géré la chauffe sur un die de 3D Nand 64 couches ?
Je parle par exemple de la capacité a la couche la plus éloignée du dissipateur de chaleur à évacuer sa chaleur.
On va arriver à un point ou l'on ne pourra plus empiler indéfiniment des couches sans prendre en compte ce problème.

Avatar de domFreedom Abonné
Avatar de domFreedomdomFreedom- 07/02/17 à 11:43:02

Je dis ça je dis rien, mais vu l'épaisseur de chaque couche, le transfert de chaleur par conduction ne devrait pas trop poser de problème...
Et puis 50°C + 50°C 64x, ça ne devrait pas dépasser de beaucoup 50°C
Ok il y a un apport de chaleur supplémentaire à chaque couche qui devra être évacué...

Amha le problème est plus technique/lithographique : empilement et connexion des couches entre elles...

Avatar de OlivierJ Abonné
Avatar de OlivierJOlivierJ- 07/02/17 à 12:20:59

domFreedom a écrit :

QLC, ça va induire une lourde charge pour le contrôleur SSD : 16 niveaux de programmation (2^4) par cellule.
Ca risque de plomber les perfs et les IO

Je ne comprends pas en quoi ça va changer la charge du contrôleur. Ça serait même plutôt l'inverse, vu qu'à quantité de données égales à écrire, il aura à modifier moins de cellules. Et en lecture c'est pareil, la lecture de chaque cellule ramènera 4 bits (ça fait un débit double d'une Flash MLC par exemple).

Le problème est plus sur l'endurance, mais apparemment on maîtrise bien celle des MLC et TLC déjà.

Keizo a écrit :

Question bête, mais comment est géré la chauffe sur un die de 3D Nand 64 couches ?
Je parle par exemple de la capacité a la couche la plus éloignée du dissipateur de chaleur à évacuer sa chaleur.
On va arriver à un point ou l'on ne pourra plus empiler indéfiniment des couches sans prendre en compte ce problème.

Bonne question. Ça va finir par être un cube à force d'empiler ;-) .
Les couches les plus centrales doivent être celles qui chauffent le plus. Je me demande s'ils ont arrangés les couches pour que des accès linéaires à la mémoire sautent régulièrement de couche en couche, pour répartir dans tout le métal et favoriser la dissipation dans les couches (temporairement) au repos.

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