Le JEDEC finalise la DDR5, attendue dès 2021

4,8 Gb/s... pour commencer
Le JEDEC finalise la DDR5, attendue dès 2021

Après plus de 5 ans de bons et loyaux services, la DDR4 va commencer à laisser progressivement sa place à la DDR5. Une génération qui apportera de nombreux changements techniques, au-delà du simple doublement de la bande passante annoncée. Les constructeurs y passeront dès l'année prochaine.

C'est en 2012 que le JEDEC officialisait la DDR4, Intel déclarant l'année suivante que cette technologie ne serait pas utilisée avant 2014. On connait désormais la suite : les Haswell-E sur socket LGA 2011-3 (chipset X99) ont été la première plateforme grand public à sauter le pas en 2014. AMD attendra pour sa part les sockets AM4 (bureau) et SP4 (mobile) fin 2016, peu avant le lancement des premiers processeurs Ryzen début 2017.

Trois ans plus tard, la DDR5 (JESD79-5) est officialisée par le JEDEC. Le consortium promet un débit au lancement de 4,8 Gb/s contre 3,2 Gb/s pour la DDR4 actuellement, la bande passante devant à terme être doublée (6,4 Gb/s, donc). Les constructeurs allant en général au-delà de ces caractéristiques officielles. Mais la bande passante effective à bande passante théorique constante serait également plus élevée.

Un résultat obtenu par le doublement des données écrite par cycle (Burst Length) qui passe de 8 à 16 bits (BL16), entre autres petites améliorations (DFE, Bank refresh, etc.). On passe également à deux canaux de 32/40 bits (selon l'ECC) par barrette plutôt qu'un de 64/80 bits. La quantité maximale (UDIMM) passe de 32 Go à 128 Go, chaque die pouvant atteindre 8 Go contre 2 Go actuellement.

Le tout avec une meilleure efficacité énergétique, la tension de fonctionnement passant de 1,2 V à 1,1 V. Une décision s'accompagnant d'un autre changement de taille : la régulation de tension est désormais assurée par chaque barrette plutôt que via la carte mère. De quoi permettre aux constructeurs de tenter de se démarquer les uns par rapport aux autres par un nouvel aspect. On reste par contre sur 288 broches, avec un détrompeur différent.

Micron, Samsung ou SK Hynix sont bien entendu sur les rangs, préparant leurs produits. Mais aussi les constructeurs de CPU comme AMD et Intel. Le premier devrait attendre Zen 4 et son nouveau socket (AM5 ?) pour y passer d'ici, alors que chez Intel on évoque Alder Lake-S et son socket LGA 1700 (bureau) et Sapphire Rapids (serveurs). Deux gammes qui devraient marquer le début d'une tentative de retour en force de l'entreprise face à son concurrent, en 2021.

 

19 commentaires
Avatar de Strimy Abonné
Avatar de StrimyStrimy- 15/07/20 à 14:46:00
#1

Je n'ai toujours pas compris de quel manière l'ECC sera différent en DDR5.

La seule référence dans le communiqué étant "On-die ECC and other scaling features enable manufacturing on advanced process nodes."

J'avais cru comprendre que la DDR5 sera beaucoup plus tolérante aux erreurs grâce à ça, mais je trouve assez peu d'informations concrètes sur le sujet.

Avatar de fry Abonné
Avatar de fryfry- 15/07/20 à 15:14:00
#2

complètement au pif :

  • "avant" on avait l'ECC qui était géré par la carte mère / chipset / processeur, fallait de la ram qui le supportait
  • "après" l'ECC est directement géré par la ram, donc que les barrettes soient "ECC" ou pas ne change rien au signal reçu par la cm / chipset / proc ...
    (je suppose, si qqn à une réponse sourcée ça m'intéressera aussi par curiosité :p )
Édité par fry le 15/07/2020 à 15:14
Avatar de Abatonimus INpactien
Avatar de AbatonimusAbatonimus- 15/07/20 à 17:18:05
#3

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Ca m’intéresse aussi si tu trouves la réponse.

Avatar de Qruby Abonné
Avatar de QrubyQruby- 16/07/20 à 11:32:59
#4

Intéressant la régulation de tension gérée par la barrette. A quand une course sur l'efficacité énergétique?

Avatar de David_L Équipe
Avatar de David_LDavid_L- 16/07/20 à 12:58:26
#5

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Je n'ai pas trouvé beaucoup de ressource précise sur ce point, sinon cette doc de Micron, avec ce passage :

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Avatar de Strimy Abonné
Avatar de StrimyStrimy- 16/07/20 à 16:07:46
#6

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Super merci :oui2:
C'est pas super clair, mais j'ai l'impression que ce sera surtout un moyen pour fiabiliser les puces individuellement, tout en donnant plus de transparence sur les erreurs à l'OS. Rien que cette possibilité pour l'OS est un gros plus pour stabiliser un overclocking "presque stable".

Sans remplacer l'ECC à 9 puces, j'espère que ça réduira les risques d'instabilités mémoires (et/ou de corruptions silencieuses), et sera suffisant pour une utilisation hors serveur (peut être même largement suffisant pour du home server ?)

Avatar de ashlol Abonné
Avatar de ashlolashlol- 16/07/20 à 18:01:09
#7

mouai le régulateur de tension sur la barrette c'est juste débile les cartes mères le font très bien actuellement. Maintenant il va falloir non seulement savoir quel chip est utilisé sur la barrette mais en plus faire gaffe que le vrm soit bon c'est mission impossible. Et comment on va OC nos barrettes maintenant si on ne peux plus mettre plus de tension et même si on peux il n'y aura jamais exactement la même tension sur toutes les barrettes donc pour oc ça va être chaud. Sans parler du surcout que les fabricants vont facturer pour ça.
La bande passante me semble aussi vraiment ridicule par rapport aux DDR4 actuelles.
Enfin bref vraiment pas emballé par cette spec.

Avatar de David_L Équipe
Avatar de David_LDavid_L- 16/07/20 à 18:59:39
#8

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La BP (même en ne prenant en compte que la théorique) est doublée, et tu trouves ça ridicule ? Tu devrais proposer ton savoir faire à l'industrie pour définir de meilleures spec que les constructeurs réunis dans le JEDEC :D

Avatar de ashlol Abonné
Avatar de ashlolashlol- 17/07/20 à 17:56:32
#9

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Ba j'ai 55Go/s de bande passante sur ma ram DDR4 OC à 3800 donc oui 6.4 Go/s c'est ridicule ou j'ai pas compris un truc.

Commentaire de ashlol supprimé le 18/07/20 à 09:04:45 : Doublon

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